英特尔太笨了，我来指点一下他们该如何设计CPU

woodangel

CPU目前发热大需要风扇的原因是CPU做得太密集了，如果CPU面积扩大4倍，发热量会减低95%也就是说面积扩大4倍后最新的CPU根本不需要风扇，如果把针对笔记本平板设计的CPU 面积扩大4倍然后去掉风扇，那么重量会减少10%，耗电减少20%。。。。。扩大CPU面积去掉风扇，和面积不变，增加一个厚重耗电的风扇，最弱智的人也知道怎么取舍。英特尔知道你的智商被我完暴了吧？

IROI

韩愈

院长快来，他在这里

IROI

木天使这B装过头了？
你知道一片wafer做出来成本是多少么？按你说的IC不把面积做小，一片wafer上就做一颗die，出来还未必是良品，做成成品后一颗CPU成本是多少？在面积是固定的wafer上，IC面积越小，最后成品分摊出来的成本才越低。而且，工艺越小，单位面积就会越小，同时功耗就越小。

qq87654321

面积大了传播功率也会大啊，还有距离增加容错率更低了

woodangel

qq87654321 发表于 2014-5-21 21:14
面积大了传播功率也会大啊，还有距离增加容错率更低了

怎么可能？没有发热，功率必定减少，因为芯片密集，大部分功率都消耗在发热上，难道没人懂能量守恒？。而且没有风扇，耗电更低

台湾综艺-白云

还真有人认真的回大师的帖啊。。 大师的帖都是幽默帖

IROI

everrr 发表于 2014-5-21 21:18
大哥你来第一天来8达？

以前都不怎么细看他发的内容的。

BeRush

说实话，木天使有点做火入魔了，这种问题 intel 如果没考虑到 那它干脆关门算了

dsch

院长快来，他在这里

rusher971

woodangel 发表于 2014-5-21 21:17
怎么可能？没有发热，功率必定减少，因为芯片密集，大部分功率都消耗在发热上，难道没人懂能量守恒？。而 ...

大师 ，初中毕业没有？

qq87654321

woodangel 发表于 2014-5-21 21:17
怎么可能？没有发热，功率必定减少，因为芯片密集，大部分功率都消耗在发热上，难道没人懂能量守恒？。而 ...

还跟你说一句，以前需要加工的长度是2mm的，你增大距离了就是5mm，这个距离需要增加多少人工

qq87654321

woodangel 发表于 2014-5-21 21:17
怎么可能？没有发热，功率必定减少，因为芯片密集，大部分功率都消耗在发热上，难道没人懂能量守恒？。而 ...

电子的移动不做功吗，你距离增加了怎么不需要增加能量

菊菊思密达

大师威武，求屁眼贴！

小小白

大师太搞笑老。。。。

71917111

看来大师从来没上过电子专业的课。。。

东方阿姨

你知道一张wafer是多少寸的？你知道封装加工工艺会多大的浪费?你不晓得，成本直接上升5~8倍

Jaedong.lee

无知不是错，拿出来卖就是错了

wwwdark

院长快来，他在这里

slm1234

哦                                             了 。

detector

1946年第一台电子计算机, 占地好几个房间, 按大师的理论, 两节5号电池足矣!

蜡笔小旧

首先说第一个问题，CPU的die size不能做太大的一大原因是制造成本。这里面有一个经验公式，die size变大的同时，制造成本是指数级地增加。

以下摘自《量化研究方法》第五版

Processing of a 300 mm (12-inch) diameter wafer in a leading-edge technology cost between \$5000 and \$6000 in 2010. Assuming a processed wafer cost of \$5500, the cost of the 1.00 cm2 die would be around \$13, but the cost per die of the 2.25 cm2 die would be about \$51, or almost four times the cost for a die that is a little over twice as large.

另一面是设计和测试的复杂度。比如说cache增大以后，花在实际存取上的时间已经远少于花在wire delay上的时间，在cache的物理最远距离处存取数据跟在最近处存取数据，延迟可以差上好几倍，这对前端和后端的设计都是挑战。结构设计和逻辑设计的时候必须更多地考虑wire delay，各种信号传播的差时会更严重，对于后端，floorplanning的难度也比以前更大。

设计复杂度上来说先进OoO核心的复杂度是明显高过基于SIMD的GPU流处理器，GPU结构比较规整些，做设计冗余来规避工艺缺陷可能会稍占些便宜。

再说第二个问题，不是CPU晶体管数量翻一倍性能也就会翻一倍，没有这么便宜的事情的。比如cache，在cache容量很小的时候去加容量，性能会提高很快，但是过了一定限度，cache能装下很多程序的核心工作集之后，性能提高就很慢了，多花晶体管就不再划算。在现在的branch predictor里面多花一倍晶体管，铺一张大一倍的记录表，预测准确率也就提高个把百分点，不值得。

对于GPU性能，则是另一回事，把流处理器数量继续往上翻倍，只要碰到数据级并行度，线程级并行度好的程序，它的性能就能跟着往上翻。但我不保证这里的提高是线性。

最后第三个问题。功耗是现在集成电路设计的头号大敌。耗电量本身只是问题的一方面，更重要的是电能转化为热能带来的散热问题，这一点已经非常非常严重了，前Intel副总裁Patrick Gelsinger曾在2001年的国际固态电子电路会议上发表主题演讲，指出当时处理器的功耗正在以指数级速度增长，如果继续按照这个趋势发展而不加以任何节制，则到2005年（距离2001年也就是四年时间）时高速微处理器的功耗密度将媲美核能反应堆，2010年时将与火箭发动机喷口不相上下，2015年时甚至可以与太阳表面并驾齐驱。

你拿什么去冷却核反应堆和火箭发动机喷口。。。所幸自2000年以后对低功耗设计的逐步重视避免了这个灾难性趋势。GPU在SIMD line或者SIMD流处理器层面上做gating比CPU也容易一些，功耗控制能更方便。

1. 指令调度逻辑在core里面确实比重不小，但是整个die size主要由cache占据，核心是相对小块。
2. ILP limitation远没有这么小，在cache memory跟得上的情况下OoO可以跑得飞起，做10-issue甚至20-issue的想法十几年前业界就有过， 问题是cache memory跟不上，功耗、设计复杂度开销也惊人。最后才放弃。所以说CPU核心逻辑不做大的问题不在于 ILP limitation。
3. 顶级CPU比顶级GPU还大，问GPU为何比CPU die size大是个伪问题。拿i7跟Titan比并不准确，最大的CPU跟最大的GPU差距并没有那么大，AMD的顶级服务器CPU是300mm2开外，Intel的暂时没有公布，从L3 cache上粗看估计已经超过400mm2，如果没有超过400也不会离400很远，IBM Power8是650mm2，比Titan还大。所以说顶级的CPU和GPU die size差距没那么明显，甚至前者更大，只是CPU把大部分面积花在了cache上，GPU大部分花在了ALU上。
4. 从第三点出发，我们都忘了考虑logic和SRAM的density问题。在2001年的时候logic density大致在7 million to 20 million transistors/cm2，SRAM density在35 million transistors/cm2，不知道现在趋势有无变化。如果这个趋势没有变化，那么以logic为主的GPU die size就容易膨胀，CPU的SRAM density做的好的话die size就不容易涨起来

潜规则

原创内容 水晶 +2

伊甸儿

你们在黑大师翻脸了啊，大师说做越大越省电。
没看到吗，大师真正的的意思骂汽车厂商。
本来2节南孚电池搞定的事，现在硬是让中石油做到世界第一第二的产值.

starrynight

cpu的旁边，风扇的下面，不是空着的，还是有摆其他元件的啊大师...

Pentium9

大师指导一下AMD吧 让其超越intel就服你

jimzerg

八达好多科学家。。。